[오피니언뉴스=정세진 기자] 인텔이 발표한 파운드리 미세 공정 로드맵이 지연될 가능성이 높다는 분석이 제기된다. 

불가능한 계획은 아니지만 그간 인텔의 행보, 경쟁사 기술 수준 등을 고려할 때 인텔이 제시한 양산 시점을 맞추기 어렵다는 것이다. 

인텔에 따르면 3년 안에 2나노미터(nm) 반도체 기술 개발과 생산 설비를 구축을 완료해야 한다. 특히 난이도가 높은 ‘게이트 올 어라운드(Gate-All-Around, GAA)’공정의 적용 시점이 경쟁사 대비 빠르다는 지적이 나온다. 

또한 인텔은 지금껏 사용해보지 않은 EUV 장비를 2나노 공정에 도입해 수율을 끌어올려야 한다. EUV 장비를 활용한 노광공정은 파운드리 업력을 축적한 TSMC와 삼성전자조차 최적화에 어려움을 겪었다. 파운드리를 새로 시작하는 인텔이 이 기간을 얼마나 단축할 수 있을지 미지수다. 

“인텔 시간표가 너무 촉박하다” 

반도체 공정의 미세화 진행 속도가 줄어들고 있다. 반도체 업계에서 흔히 부르는 미세 공정 명칭은 트랜지스터 게이트 길이(Gate Length)를 기준으로한다. 공정 미세화가 10나도 대에 접어들며 다음 세대로 나아가는 속도는 확연히 느려졌다. 

박재근 한양대 융합전자공학부 교수(한국반도체디스플레이기술학회장)는 “7나노에서 5나노로, 5나노에서 3나노로 줄이는데 각각 2년 이상 걸렸다”며 “인텔이 3나노에서 1나노로 바로 내려가기 어려우니 2나노로 가고, 2나노에서는 1나노로 가기 어려우니 1.8나노로 가려는 것”이라고 말했다. 

인텔의 로드맵에 따르면 오는 2023년 하반기 인텔3(7나노급 반도체)을 생산하고, 2024년에는 20옹스트롬(A·1A=0.1나노미터) 공정에서 인텔 20A 제품을 생산한다. 2025년 이후에는 1.8나노 급 제품을 생산한다는 구상이다. 

현재 TSMC와 삼성전자는 5나노급 반도체를 생산 중이다. 양사는 내년 하반기 3나노급 반도체 양산을 목표로 한다. 반도체 업계에서는 경쟁사가 3나노 제품 양산 계획을 밝힌 상황에서 이를 앞서기 위해 인텔이 2나노 제품 양산 시점을 촉박하게 설정한 것 아니냐는 관측도 나온다. 

인텔이 2나노 제품 양산 후 1나노(10A)가 아닌 1.8나노(18A) 제품 생산을 계획한 것 역시 0.2나노를 줄이는 것조차 쉽지 않은 초미세공정의 특성 때문으로 풀이된다. 

인텔의 일정 지연 이력, 파운드리 경험 없다는 단점도

반도체 업계에서 인텔의 계획에 의문을 제기하는 또 하나의 지점은 개발과 양산의 시차가 너무 짧다는 것이다. 2024년, 2025년에 차례로 2나노, 1.8나노 제품을 양산하려면 그 전에 개발을 완료하고 관련 장비를 설치한 후 테스트를 끝내야 한다. 

반도체 업계에 따르면 당장 자금을 확보해도 파운드리 설비를 구축하고 장비를 입고해서 설치 후 라인을 가동하는데 만 2년 가까운 시간이 필요하다. 업계 일각에서는 현 시점에서 2나노 기술 개발에 상당한 성과를 내야 인텔의 시간표를 맞출 수 있다고 말한다.

여기에 더해 지난해 인텔은 7나노급 중앙처리장치(CPU) ‘미티어 레이크’ 출시 시기를 기존 대비 6개월 이상 연기한다고 발표했다. 설계 역량이 뛰어난 인텔이 7나노 CPU 출시를 뒤로 미루는 이유가 양산의 어려움 때문 아니냐는 분석이 꾸준히 제기된다. 10나노 이하 미세 공정에서 반도체 생산성을 높이기 위해선 ASML의 EUV 장비를 활용해야 한다. 

EUV 노광장비는 반도체 원판인 웨이퍼 위에 파장이 짧은 극자외선을 쬐어 7나노미터(㎚, 1㎚는 10억분의 1m) 이하 회로를 새겨 넣는 장비다. 불화아르곤(ArF) 장비대비 극자외선의 파장이 14분의 1수준으로 짧아 미세공정의 생산성을 극대화할 수 있다. 인텔은 이전까지 EUV 운용 경험이 없다. 

반도체 업계 한 관계자는 “양산 기술이 뛰어나다고 평가받는 삼성전자도 5·7·8나노 수율에 문제가 있다는 지적이 꾸준히 나온다”며 “EUV를 도입해 생산 라인에 최적화하려면 경험을 쌓아야 한다”고 말했다. 

삼성전자는 지난 2018년 세계 최초로 7나노공정에 EUV 장비를 활용해 반도체 양산을 시작했다. 지난 2월까지 삼성전자 파운드리 사업부의 5나노 제품 수율이 50% 이하였던 것으로 알려졌다.

삼성전자 파운드리 사업부가 설정한 목표 수율은 60% 대로 알려졌다. 대당 가격이 2000억원에 이르는 EUV 장비를 활용할수록 수율이 높아야 생산성을 보장할 수 있다.

반도체 업계 한 관계자는 “인텔이 1~2년 안에 미세공정 경쟁력에서 삼성을 넘어설 가능성은 거의 없다”고 덧붙였다.

인텔이 7나노 양산에 어려움을 겪는 상황에서 1년 단위로 2나노, 1.8나노급 반도체 양산이 가능하겠냐는 의문이 제기되는 이유다. 

GAA까지 함께 잡아야...삼성은 3나노 GAA 로드맵 수정한 듯

인텔은 2나노 공정에 자사가 ‘리본펫’이라 부르는 GAA(Gate-all-around) 트랜지스터 기술을 적용한다고 밝혔다. 

반도체 회로를 구성하는 트랜지스터는 전류가 흐르는 채널과 채널을 제어하는 게이트로 구분된다. 공정 미세화를 위해 트랜지스터 소자 길이를 줄이는 과정에서 누설전류가 커지는 등 부작용이 발생한다. GAA공정은 채널의 4면을 게이트로 둘러싸 이문제를 해결하려는 시도다. GAA구조는 게이트와 채널이 3면에서 맞닿아 있는 핀펫(FinFET) 구조보다 전력효율이 월등히 높다.

인공지능(AI), 5세대 이동통신(5G), 자율주행차, 클라우드 컴퓨터 등 대규모 데이터를 빠른 속도로 주고 받아야 하는 첨단 제품에는 GAA구조를 기반으로한 반도체가 필요하다. 

도현우 NH투자증권 연구원은 “삼성전자가 3나노 GAA 공정을 공개 로드맵에서 제거했다”며 “해당 공정은 외부 고객에게 제공하지 않고 자사 시스템LSI 사업부에만 사용하는 것으로 추정한다”고 말했다. 

삼성전자의 양산 계획이 지연된 것으로 보이는 상황에서 인텔이 차질없이 계획을 진행하면 2025년에는 인텔 기술력이 삼성전자는 물론 TSMC 보다 앞선다.

박재근 교수는 “2023년까지는 파운드리 업계의 주력은 삼성전자와 TSMC의 5나노 공정이 고 2024년 이후 3나노 공정을 시작하면 2년간 주력이 될 것”이라며 “2026년에서야 양사의 2나노 공정이 주력이 될 텐데 추격자인 인텔의 계획은 조금 지연될 가능성이 있다”고 말했다. 
 

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